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AI 인프라·반도체

엔비디아·지멘스, AI칩 노광 연산 최대 12배 가속

전자신문 SW·2026-10-14주요

요약

엔비디아와 지멘스 디지털 인더스트리 소프트웨어(지멘스 EDA)가 반도체 제조의 병목으로 꼽히는 전산 리소그래피 연산 속도를 최대 12배 끌어올렸다고 밝혔다. 양 사는 미국 샌프란시스코에서 열린 '세미콘 웨스트 2026' CEO 서밋 기조연설에서 이를 공동 발표했다. 지멘스의 물리적 설계 검증 솔루션 '칼리버'와 엔비디아의 '큐리소'를 결합한 결과다.

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전산 리소그래피는 AI 반도체 제조 공정 중 연산량이 가장 많은 단계로 지목되어 온 만큼, 속도 개선은 칩 설계·생산 일정 전반에 영향을 줄 수 있는 변화다.

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이 일이 어디서 왔나

엔비디아와 지멘스 EDA는 하루 전인 10월 13일 서울에서 '에이전틱 엔터프라이즈 커넥트 2026'을 열고 엔터프라이즈 AI 실행 로드맵을 공개한 데 이어, 이번엔 미국 세미콘 웨스트 2026에서 반도체 제조 공정 자체의 연산 가속 성과를 발표했다. 전산 리소그래피는 AI 반도체 생산 공정 중 연산량이 가장 많은 단계로 꼽혀 왔으며, 이는 국내에서도 정부·삼성전자·SK하이닉스가 연산 성능 100배 개선을 목표로 'K-문샷' 반도체 사업을 막 출범시킨 시점과 맞물린다.

짚어야 할 점

  • '최대 12배'는 두 회사가 세미콘 웨스트 CEO 서밋 기조연설에서 밝힌 자체 수치로, 특정 칩이나 공정 조건에서 측정된 결과인지는 이 발표만으로는 알기 어렵다.
  • 연산 가속이 실제 양산 라인에 적용되려면 지멘스 '칼리버'와 엔비디아 '큐리소'를 함께 도입해야 하는데, 이는 설비투자와 소프트웨어 전환 비용을 수반하는 문제로 국내 소부장 기업의 북미 진출 움직임과도 맞닿아 있다.
  • 전산 리소그래피 가속은 설계 단계의 병목 해소이고, K-문샷이 노리는 100배 성능 개선은 소자·메모리·패키징 전반의 구조적 혁신이어서 둘은 겹치지 않는 영역의 개선으로 봐야 한다.
  • 같은 날 삼성전자가 HBM 적층 구조를 공개한 것처럼, 반도체 업계 전반이 AI 수요에 맞춰 공정·설계 각 단계에서 동시다발적으로 성능 개선을 추진하고 있는 흐름 속에 이번 발표가 놓인다.

아직 확인되지 않은 것

  • 12배 가속이 어떤 공정 노드, 어떤 칩 설계를 기준으로 측정됐는지 구체적 조건은 공개되지 않았다.
  • 이 기술이 실제 양산 라인에 도입되는 시점이나 비용에 대한 정보는 나오지 않았다.
  • 엔비디아·지멘스 외 제3자가 이 성능 향상치를 독립적으로 검증했는지는 확인되지 않았다.

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